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BEPCII直线加速器数字延时触发器的设计与实现

杨静 曹建社 杜垚垚 汪林 马宇飞 张醒儿 叶强 麻惠洲 魏书军 岳军会 随艳峰

杨静, 曹建社, 杜垚垚, 等. BEPCII直线加速器数字延时触发器的设计与实现[J]. 强激光与粒子束, 2020, 32: 074001. doi: 10.11884/HPLPB202032.200018
引用本文: 杨静, 曹建社, 杜垚垚, 等. BEPCII直线加速器数字延时触发器的设计与实现[J]. 强激光与粒子束, 2020, 32: 074001. doi: 10.11884/HPLPB202032.200018
Yang Jing, Cao Jianshe, Du Yaoyao, et al. Design and implementation of digital delay and pulse generator of BEPC II linear accelerator[J]. High Power Laser and Particle Beams, 2020, 32: 074001. doi: 10.11884/HPLPB202032.200018
Citation: Yang Jing, Cao Jianshe, Du Yaoyao, et al. Design and implementation of digital delay and pulse generator of BEPC II linear accelerator[J]. High Power Laser and Particle Beams, 2020, 32: 074001. doi: 10.11884/HPLPB202032.200018

BEPCII直线加速器数字延时触发器的设计与实现

doi: 10.11884/HPLPB202032.200018
基金项目: 中国科学院青年创新促进会基金项目(2016011)
详细信息
    作者简介:

    杨 静(1993—),女,博士研究生,从事加速器束流位置测量研究;yangjing2018@ihep.ac.cn

    通讯作者:

    随艳峰(1981—),男,研究员,博士,从事加速器束流测控研究;syf@ihep.ac.cn

  • 中图分类号: TL506

Design and implementation of digital delay and pulse generator of BEPC II linear accelerator

  • 摘要: 针对北京正负电子对撞机II期(BEPC II)直线加速器升级改造过程中束流位置探测器(BPM)电子学对外部触发信号的需求,设计了一台高精度延时控制、上升时间短和参数灵活调节的数字延时触发器。采用FPGA(现场可编程门阵列)作为主控制器展开设计,重点介绍了基于FPGA的边沿检测模块和多通道延时处理模块的设计与仿真,描述了FPGA和驱动电路的设计方案以及在直线加速器上的应用。经测试,延时可调范围4 ns~4 μs,最小步进4 ns,步进误差0.125%;上升时间2 ns,延时抖动135.4 ps。
  • 图  1  数字延时触发器总体设计方案

    Figure  1.  Overall design of digital delay and pulse generator

    图  2  FPGA内部各模块信号流程图

    Figure  2.  FPGA internal signal flow chart of each module

    图  3  边沿检测模块原理图

    Figure  3.  Schematic diagram of edge detection module

    图  4  边沿检测模块行为级仿真波形图

    Figure  4.  Behavior level simulation waveform of edge detection module

    图  5  多通道延时处理模块原理图

    Figure  5.  Schematic diagram of multi-channel delay processing module

    图  6  多通道延迟处理模块行为级仿真波形图

    Figure  6.  Behavior level simulation waveform of multichannel delay processing module

    图  7  时钟模块原理图

    Figure  7.  Clock module schematic diagram

    图  8  时钟模块行为级仿真波形图

    Figure  8.  Behavior level simulation waveform of clock module

    图  9  输入/输出电路设计

    Figure  9.  Input/output circuit design

    图  10  数字延时触发器实验平台

    Figure  10.  Experimental platform of digital delay and pulse generator

    图  11  数字延时触发器测试结果

    Figure  11.  Digital delay and pulse generator test results

    图  12  BEPC II直线加速器现场运行图

    Figure  12.  Operation diagram of BEPC II linear accelerator’s BPM electronics and the delay generator

    图  13  数字延时触发器与束流信号测试波形图

    Figure  13.  Test waveforms of digital delay and pulse generator and beam signal

    表  1  数字延时触发器的参数需求

    Table  1.   Parameter requirements for digital delay and pulse generator

    pulse width/μsfixed delay/μsrange of adjustable delay/nsminimum step/nsrise time/nsoutput channelsoutput voltage/V
    51.34~1 0004<16105
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出版历程
  • 收稿日期:  2020-01-15
  • 修回日期:  2020-04-07
  • 网络出版日期:  2020-05-25
  • 刊出日期:  2020-06-24

BEPCII直线加速器数字延时触发器的设计与实现

doi: 10.11884/HPLPB202032.200018
    基金项目:  中国科学院青年创新促进会基金项目(2016011)
    作者简介:

    杨 静(1993—),女,博士研究生,从事加速器束流位置测量研究;yangjing2018@ihep.ac.cn

    通讯作者: 随艳峰(1981—),男,研究员,博士,从事加速器束流测控研究;syf@ihep.ac.cn
  • 中图分类号: TL506

摘要: 针对北京正负电子对撞机II期(BEPC II)直线加速器升级改造过程中束流位置探测器(BPM)电子学对外部触发信号的需求,设计了一台高精度延时控制、上升时间短和参数灵活调节的数字延时触发器。采用FPGA(现场可编程门阵列)作为主控制器展开设计,重点介绍了基于FPGA的边沿检测模块和多通道延时处理模块的设计与仿真,描述了FPGA和驱动电路的设计方案以及在直线加速器上的应用。经测试,延时可调范围4 ns~4 μs,最小步进4 ns,步进误差0.125%;上升时间2 ns,延时抖动135.4 ps。

English Abstract

杨静, 曹建社, 杜垚垚, 等. BEPCII直线加速器数字延时触发器的设计与实现[J]. 强激光与粒子束, 2020, 32: 074001. doi: 10.11884/HPLPB202032.200018
引用本文: 杨静, 曹建社, 杜垚垚, 等. BEPCII直线加速器数字延时触发器的设计与实现[J]. 强激光与粒子束, 2020, 32: 074001. doi: 10.11884/HPLPB202032.200018
Yang Jing, Cao Jianshe, Du Yaoyao, et al. Design and implementation of digital delay and pulse generator of BEPC II linear accelerator[J]. High Power Laser and Particle Beams, 2020, 32: 074001. doi: 10.11884/HPLPB202032.200018
Citation: Yang Jing, Cao Jianshe, Du Yaoyao, et al. Design and implementation of digital delay and pulse generator of BEPC II linear accelerator[J]. High Power Laser and Particle Beams, 2020, 32: 074001. doi: 10.11884/HPLPB202032.200018
  • BEPC II装置稳定运行十余年,在高能物理研究过程中取得了很多重大物理研究成果,BEPC II装置直线加速器能够为储存环提供更高能量的正负电子束流,实现全能量注入。直线加速器在束流注入的过程中需实时监测束流位置,建设之初采用商用模拟Bergoz电子学产品,由于运行时间已久,故障不断,为了保证BEPC II装置未来能够稳定可靠地运行,在直线加速器BPM电子学升级改造中将原有的模拟Bergoz电子学替换为自研的数字BPM电子学,并且在原有基础上增加了一定数量的数字BPM电子学。BEPCII事件定时系统通过事件接收器(EVR)插件向电子直线加速器注入重复频率为50 Hz、脉宽1 μs、时序精确的一系列脉冲触发信号[1],事件定时系统向束流测量设备,如自研数字BPM电子学,发送外部定时触发信号,为数字BPM电子学数据获取提供时间基准[2],将相邻束团分离,以便电子学精确采集目标束团的位置信息。每一套数字BPM电子学都需要一路外部触发信号,现有的BPM电子学采用进口设备将事件定时系统给出的触发信号一分为四,其扩展出的触发信号数量无法满足直线BPM电子学升级改造中的需求,且进口设备成本高,不利于直线BPM升级改造工作。

    本文设计出一套可精确调节延时、多路扇出的数字延时触发器,在设计之初已经给出了固定延时、设置脉宽、步进、上升时间等指标。经测试,本文设计的数字延时触发器具有上升时间短、可扩展性强、调节方便、性价比高等优点,能够满足直线BPM电子学的需求,目前已经安装应用在直线加速器上,设备运行稳定可靠,为直线BPM电子学升级改造打下了坚实的基础。

    • 从数字延时触发器的全数字化、高精度实时性、快响应速度和参数灵活调节控制等要求出发,考虑到传统的延时触发器设计采用单片机或者DSP(数字信号处理芯片)作为控制器,但是单片机时钟频率较低并且可实现功能较为单一,难以完成设计中高精度延时设置和快响应速度以及参数灵活控制等要求[3],DSP芯片虽然能够通过高速数据处理实现高精度延时设置,但其可靠性较差、长期使用情况下易死机[4-7]。随着FPGA技术的快速发展,其高时钟频率可以实现对延时的高精度调节,并行处理结构和高稳定性可以实现设计中多通道独立输出且可调这一复杂的逻辑控制,并且能够弥补上述单片机和DSP存在的不足[8-9],因此本文以FPGA控制器为中心,加上外围扇出电路实现数字延时触发器的设计。

      表1为数字延时触发器的参数需求,由于FPGA芯片GPIO(通用输入输出)口输出信号电平标准与参数需求中不同,并且考虑到FPGA的输出驱动能力不足等情况,因此设计了一块外围扇出驱动电路,实现信号驱动和电平转换功能,数字延时触发器总体设计方案如图1所示。

      表 1  数字延时触发器的参数需求

      Table 1.  Parameter requirements for digital delay and pulse generator

      pulse width/μsfixed delay/μsrange of adjustable delay/nsminimum step/nsrise time/nsoutput channelsoutput voltage/V
      51.34~1 0004<16105

      图  1  数字延时触发器总体设计方案

      Figure 1.  Overall design of digital delay and pulse generator

    • 图2所示,数字延时触发器的FPGA设计主要包括边沿检测、多通道延时处理、时钟、按键控制、串口、LED显示、参数存储这7个模块。其基本信号流程是外部触发信号经过边沿检测模块输出1个时钟周期宽度的脉冲信号,延时模块捕捉到该脉冲信号的高电平后进行计数延迟并完成多通道扩展和同时输出,每个通道的延时值从参数存储区并行获取;同时,按键检测模块实现通道的选择和对应通道延时参数的设置,参数值再经过串口模块发送至LED数码管上显示,时钟模块以100 MHz作为基础时钟,进行倍频或分频后为各模块提供驱动时钟[10-11]

      图  2  FPGA内部各模块信号流程图

      Figure 2.  FPGA internal signal flow chart of each module

    • 边沿检测模块在250 MHz时钟下对事件定时系统所给的输入信号进行采样,通过两个寄存器存储输入信号前后两个状态[12],当前后两个寄存器的存储值发生变化时,检测出输入信号的上升沿,下一个时钟周期输出一个4 ns高脉冲信号。图3为该模块原理图,图4为其行为级仿真波形图,参数列表中Trig_i为输入信号,out_o为边沿检测模块的输出。由图4可知,输入信号每一个上升沿到来后,边沿检测模块在下一个时钟周期有一个4 ns高脉冲信号输出,故边沿检测模块能够准确检测到事件定时模块所给输入信号的上升沿,实现该模块的边沿检测功能。

      图  3  边沿检测模块原理图

      Figure 3.  Schematic diagram of edge detection module

      图  4  边沿检测模块行为级仿真波形图

      Figure 4.  Behavior level simulation waveform of edge detection module

    • 图5为多通道延时处理模块原理图。多通道延时处理模块的基本结构为累加器和数值比较器,累加器以250 MHz为驱动时钟,以边沿检测模块输出的高电平脉冲信号作为启动信号,累加至某一固定值后清零等待下一次启动信号。固定值由如下公式来确定:${c_{\max}} = \left( {{d_{\max}} + w} \right)/T$,其中cmax为最大计数值,dmax为最大延时值取5.3 μs,w为脉宽取5 μs,T为计数时钟的周期4 ns,经计算cmax=2 574,预留后取3 000。多路数值比较器实现多路延时输出,以其中一路进行说明:数值比较器为上下限比较器,当累加器的计数值acc_cnt在delayn_set和delayn_set+width_set之间时,输出高脉冲,其他计数值输出低电平。

      图  5  多通道延时处理模块原理图

      Figure 5.  Schematic diagram of multi-channel delay processing module

      图6为行为级仿真波形图,(a)为十路输出延时未被调节时仿真波形,(b)为十路输出延时依次递减调节4 ns输出时仿真波形,仿真结果中out_o[9:0]十路输出呈4 ns依次递减,与代码预设相吻合。可见,该模块能够准确实现十路输出信号各项参数的精确调节功能。

      图  6  多通道延迟处理模块行为级仿真波形图

      Figure 6.  Behavior level simulation waveform of multichannel delay processing module

    • ZYNQ7010内部有丰富的时钟管理模块资源,利用PLL(锁相环)模块可将来自底板的100 MHz时钟倍频或分频,作为设计的源时钟产生其他模块的工作时钟[13],时钟模块原理如图7所示,250、20、10 MHz是经由PLL模块分频和倍频得到,其中250 MHz时钟用于多通道延时信号处理的同步时钟,20 MHz时钟用于按键处理,10 MHz用于控制LED显示。由于PLL模块分频下限为7.8 MHz,故用于按键消抖处理的1 kHz时钟由10 MHz时钟通过代码分频得到。图8为时钟模块行为级仿真波形图,对仿真结果各路时序分析可知,时钟模块准确地产生了系统工作所需的四种频率的工作时钟。

      图  7  时钟模块原理图

      Figure 7.  Clock module schematic diagram

      图  8  时钟模块行为级仿真波形图

      Figure 8.  Behavior level simulation waveform of clock module

    • 输入脉冲信号在长距离电缆传输下由于空间耦合效应可能产生的尖脉冲会对FPGA造成影响,为了提高FPGA的抗干扰能力,在FPGA与输入脉冲信号之间增加了一级74HC244驱动器芯片,对输入脉冲信号进行隔离缓冲并成型[14];由于FPGA的I/O口输出3V3电平,与设计要求输出5V电平不符,无法直接作为BPM电子学的外部触发信号使用,因此在FPGA和输出SMA端子间添加电平转换芯片74LVC245实现FPGA输出电平转换,通过控制方向引脚DIR选择电平转换方向[15],电路如图9所示,将其方向引脚DIR在PCB(印制电路板)设计中接至GND,保证其一直处于3V3电平信号到5V电平信号的方向转换。图中仅给出输出5路信号的电路图,其余5路输出电路图同理,74LVC245APW芯片除了实现电平转换,还能够增加FPGA的信号驱动能力和抗干扰能力,提高电路稳定性。

      图  9  输入/输出电路设计

      Figure 9.  Input/output circuit design

    • 为验证多路数字延时触发器时序控制的准确性,对系统输出信号进行了实验室测试。实验测试仪器主要包括:TeledyneLeCroy WavePro 760zi-A示波器,Rigol DG5072标准信号源,测试平台如图10所示。BPM电子学采集一个束团的有效束流位置信息进行分析,每个束团注入时间间隔8 ns[16],为了保证准确采集到目标束团,要求触发信号的上升时间trise<16 ns。如图11(a)所示,测得脉冲上升时间为2 ns;如图11(b)所示,延时最大值为1.308 058 8 μs,抖动测得135.4 ps,满足设计要求;测量200 ns下的步进误差,如图11(c)图11(d)所示,测得延时值由1 338.8 ns增加至1 539.05 ns,增加了200.25 ns,调节误差为0.125%。对测试结果分析可知,所设计数字延时触发器的上升时间、可调延时、延时步进、各通道可独立调节等指标均符合设计要求。

      图  10  数字延时触发器实验平台

      Figure 10.  Experimental platform of digital delay and pulse generator

      图  11  数字延时触发器测试结果

      Figure 11.  Digital delay and pulse generator test results

    • 图12为本设计在BEPC II直线加速器现场运行图。标准机柜中顶层放置本文设计的数字延时触发器设备,下面7层放置7套直线BPM电子学束流测量设备,顶层的数字延时触发器为下面7套BPM电子学提供精确可调节延时的外部触发信号。

      图  12  BEPC II直线加速器现场运行图

      Figure 12.  Operation diagram of BEPC II linear accelerator’s BPM electronics and the delay generator

      图13为测得的束流信号和数字延时触发器输出信号位置关系波形图,标号①波形为数字延时触发器的输出信号,标号②波形为束流信号,(a)、(b)分别显示了调节延时前后束流信号和触发信号位置关系,前后对比触发信号调节240 ns,作为BPM电子学的外部触发信号能够正常工作。目前,该设备运行稳定可靠,BPM电子学在本设计提供的外部触发信号下能被正常触发,很好地满足了BEPCII直线加速器BPM电子学设备对外部触发信号的需求。

      图  13  数字延时触发器与束流信号测试波形图

      Figure 13.  Test waveforms of digital delay and pulse generator and beam signal

    • 精确可调延时数字延时触发器是基于BEPCII直线BPM电子学升级提出来的,旨在为BEPCII直线加速器升级中BPM电子学上ADC(模数转换器)开窗采集有效束流信息时提供足够数量、可精确调节延时的外部触发信号。本文以FPGA为核心加上外围驱动电路实现数字延时触发器,经过实验室测试和直线加速器应用结果分析,各项指标满足要求;本设计将直线加速器应用的进口设备国产化,保证性能的同时降低了成本,采用全数字化控制,延时控制精度高,信号多路输出,上升沿陡峭,延时调节操作便捷且可调范围大,抗干扰能力强,现已安装用于直线加速器上,为直线BPM电子学升级提供可靠保障。

参考文献 (16)

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